山東多端口矩陣測試PCI-E測試

來源: 發布時間:2023-03-14

PCIe4.0的測試夾具和測試碼型要進行PCIe的主板或者插卡信號的一致性測試(即信號電氣質量測試),首先需要使用PCIe協會提供的夾具把被測信號引出。PCIe的夾具由PCI-SIG定義和銷售,主要分為CBB(ComplianceBaseBoard)和CLB(ComplianceLoadBoard)。對于發送端信號質量測試來說,CBB用于插卡的測試,CLB用于主板的測試;但是在接收容限測試中,由于需要把誤碼儀輸出的信號通過夾具連接示波器做校準,所以無論是主板還是插卡的測試,CBB和CLB都需要用到。在PCI-E的信號質量測試中需要捕獲多少的數據進行分析?山東多端口矩陣測試PCI-E測試

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·項目2.6Add-inCardLaneMarginingat16GT/s:驗證插卡能通過LaneMargining功能反映接收到的信號質量,針對16Gbps速率。·項目2.7SystemBoardTransmitterSignalQuality:驗證主板發送信號質量,針對2.5Gbps、5Gbps、8Gbps、16Gbps速率。·項目2.8SystemBoardTransmitterPresetTest:驗證插卡發送信號的Preset值是否正確,針對8Gbps和16Gbps速率。·項目2.9SystemBoardTransmitterLinkEqualizationResponseTest:驗證插卡對于鏈路協商的響應時間,針對8Gbps和16Gbps速率。·項目2.10SystemLaneMarginingat16GT/s:驗證主板能通過LaneMargining功能反映接收到的信號質量,針對16Gbps速率。·項目2.11AddinCardReceiverLinkEqualizationTest:驗證插卡在壓力信號下的接收機性能及誤碼率,要求可以和對端進行鏈路協商并相應調整對端的預加重,針對8Gbps和16Gbps速率。信號完整性測試PCI-E測試HDMI測試PCI-E 3.0測試接收端容限測試;

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簡單總結一下,PCIe4.0和PCIe3.0在物理層技術上的相同點和不同點有:(1)PCIe4.0的數據速率提高到了16Gbps,并向下兼容前代速率;(2)都采用128b/130b數據編碼方式;(3)發送端都采用3階預加重和11種Preset;(4)接收端都有CTLE和DFE的均衡;(5)PCIe3.0是1抽頭DFE,PCIe4.0是2抽頭DFE;(6)PCIe4.0接收芯片的LaneMargin功能為強制要求(7)PCIe4.0的鏈路長度縮減到12英寸,多1個連接器,更長鏈路需要Retimer;(8)為了支持應對鏈路損耗以及不同鏈路的情況,新開發的PCle3.0芯片和全部PCIe4.0芯片都需要支持動態鏈路協商功能;

在測試通道數方面,傳統上PCIe的主板測試采用了雙口(Dual-Port)測試方法,即需要 把被測的一條通道和參考時鐘RefClk同時接入示波器測試。由于測試通道和RefClk都是 差分通道,所以在用電纜直接連接測試時需要用到4個示波器通道(雖然理論上也可以用2個 差分探頭實現連接,但是由于會引入額外的噪聲,所以直接電纜連接是常用的方法),這種 方法的優點是可以比較方便地計算數據通道相對于RefClk的抖動。但在PCIe5.0中,對于 主板的測試也采用了類似于插卡測試的單口(Single-Port)方法,即只把被測數據通道接入 示波器測試,這樣信號質量測試中只需要占用2個示波器通道。圖4.23分別是PCIe5.0主 板和插卡信號質量測試組網圖,芯片封裝和一部分PCB走線造成的損耗都是通過PCI-SIGPCI-E測試信號質量測試;

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按照測試規范的要求,在發送信號質量的測試中,只要有1個Preset值下能夠通過信 號質量測試就算過關;但是在Preset的測試中,則需要依次遍歷所有的Preset,并依次保存 波形進行分析。對于PCIe3.0和PCIe4.0的速率來說,由于采用128b/130b編碼,其一致性測試碼型比之前8b/10b編碼下的一致性測試碼型要復雜,總共包含36個128b/130b的   編碼字。通過特殊的設計, 一致性測試碼型中包含了長“1”碼型、長“0”碼型以及重復的“01” 碼型,通過對這些碼型的計算和處理,測試軟件可以方便地進行預加重、眼圖、抖動、通道損   耗的計算。 11是典型PCle3.0和PCIe4.0速率下的一致性測試碼型。PCIe如何解決PCI體系結構存在的問題的呢?山東多端口矩陣測試PCI-E測試

PCI-E 3.0測試接收端的變化;山東多端口矩陣測試PCI-E測試

并根據不同位置處的誤碼率繪制出類似眼圖的分布圖,這個分布圖與很多誤碼儀中眼圖掃描功能的實現原理類似。雖然和示波器實 際測試到的眼圖從實現原理和精度上都有一定差異,但由于內置在接收芯片內部,在實際環 境下使用和調試都比較方便。PCIe4.0規范中對于Lane Margin掃描的水平步長分辨率、 垂直步長分辨率、樣點和誤碼數統計等都做了一些規定和要求。Synopsys公司展 示的16Gbps信號Lane Margin掃描的示例。克勞德高速數字信號測試實驗室山東多端口矩陣測試PCI-E測試

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