中國香港PCI-E測試檢修

這個軟件以圖形化的界面指導用戶完 成設(shè)置、連接和測試過程，除了可以自動進行示波器測量參數(shù)設(shè)置以及生成報告外，還提供 了Swing、Common Mode等更多測試項目，提高了測試的效率和覆蓋率。自動測試軟件使 用的是與SigTest軟件完全一樣的分析算法，從而可以保證分析結(jié)果的一致性。圖4.15是 PCIe4.0自動測試軟件的設(shè)置界面。

主板和插卡的測試項目針對的是系統(tǒng)設(shè)備廠商，需要使用PCI-SIG的測試夾具測 試，遵循的是CEM的規(guī)范。而對于設(shè)計PCIe芯片的廠商來說，其芯片本身的性能首先要 滿足的是Base的規(guī)范，并且需要自己設(shè)計針對芯片的測試板。16是一個典型的PCIe 芯片的測試板，測試板上需要通過扇出通道(Breakout Channel)把被測信號引出并轉(zhuǎn)換成 同軸接口直接連接測試儀器。扇出通道的典型長度小于6英寸，對于16Gbps信號的插損 控制在4dB以內(nèi)。為了測試中可以對扇出通道的影響進行評估或者去嵌入，測試板上還應 設(shè)計和扇出通道疊層設(shè)計、布線方式盡量一致的復制通道(Replica Channel),復制通道和扇 出通道的區(qū)別是兩端都設(shè)計成同軸連接方式，這樣可以通過對復制通道直接進行測試 推測扇出通道的特性。 PCI-E 3.0測試接收端容限測試；中國香港PCI-E測試檢修

這么多的組合是不可能完全通過人工設(shè)置和調(diào)整  的，必須有一定的機制能夠根據(jù)實際鏈路的損耗、串擾、反射差異以及溫度和環(huán)境變化進行  自動的參數(shù)設(shè)置和調(diào)整，這就是鏈路均衡的動態(tài)協(xié)商。動態(tài)的鏈路協(xié)商在PCIe3.0規(guī)范中  就有定義，但早期的芯片并沒有普遍采用；在PCIe4.0規(guī)范中，這個要求是強制的，而且很  多測試項目直接與鏈路協(xié)商功能相關(guān)，如果支持不好則無法通過一致性測試。圖4.7是  PCIe的鏈路狀態(tài)機，從設(shè)備上電開始，需要經(jīng)過一系列過程才能進入L0的正常工作狀態(tài)。 其中在Configuration階段會進行簡單的速率和位寬協(xié)商，而在Recovery階段則會進行更  加復雜的發(fā)送端預加重和接收端均衡的調(diào)整和協(xié)商。多端口矩陣測試PCI-E測試熱線PCIE與負載只有時鐘線和數(shù)據(jù)線，搜索的時候沒有控制管理線，怎么找到的寄存器呢？

PCIe背景概述PCIExpress(PeripheralComponentInterconnectExpress,PCle)總線是PCI總線的串行版本，廣泛應用于顯卡、GPU、SSD卡、以太網(wǎng)卡、加速卡等與CPU的互聯(lián)。PCle的標準由PCI-SIG(PCISpecialInterestGroup)組織制定和維護，目前其董事會主要成員有Intel、AMD、nVidia、DellEMC、Keysight、Synopsys、ARM、Qualcomm、VTM等公司，全球會員單位超過700家。PCI-SIG發(fā)布的規(guī)范主要有Base規(guī)范(適用于芯片和協(xié)議)、CEM規(guī)范(適用于板卡機械和電氣設(shè)計)、測試規(guī)范(適用于測試驗證方法)等，目前產(chǎn)業(yè)界正在逐漸商用第5代版本，同時第6代標準也在制定完善中。由于組織良好的運作、的芯片支持、成熟的產(chǎn)業(yè)鏈，PCIe已經(jīng)成為服務器和個人計算機上成功的高速串行互聯(lián)和I/O擴展總線。圖4.1是PCIe總線的典型應用場景。

PCIe4.0的接收端容限測試在PCIel.0和2.0的時代，接收端測試不是必需的，通常只要保證發(fā)送端的信號質(zhì)量基本就能保證系統(tǒng)的正常工作。但是從PCle3.0開始，由于速率更高，所以接收端使用了均衡技術(shù)。由于接收端更加復雜而且其均衡的有效性會影響鏈路傳輸?shù)目煽啃裕越邮斩说娜菹逌y試變成了必測的項目。所謂接收容限測試，就是要驗證接收端對于惡劣信號的容忍能力。這就涉及兩個問題，一個是惡劣信號是怎么定義的，另一個是怎么判斷被測系統(tǒng)能夠容忍這樣的惡劣信號。一種PCIE通道帶寬的測試方法;

相應地，在CC模式下參考時鐘的 抖動測試中，也會要求測試軟件能夠很好地模擬發(fā)送端和接收端抖動傳遞函數(shù)的影響。而 在IR模式下，主板和插卡可以采用不同的參考時鐘，可以為一些特殊的不太方便進行參考 時鐘傳遞的應用場景(比如通過Cable連接時)提供便利，但由于收發(fā)端參考時鐘不同源，所 以對于收發(fā)端的設(shè)計難度要大一些(比如Buffer深度以及時鐘頻差調(diào)整機制)。IR模式下 用戶可以根據(jù)需要在參考時鐘以及PLL的抖動之間做一些折中和平衡，保證*終的發(fā)射機 抖動指標即可。圖4.9是PCIe4.0規(guī)范參考時鐘時的時鐘架構(gòu)，以及不同速率下對于 芯片Refclk抖動的要求。PCI-E測試信號完整性測試解決方案；內(nèi)蒙古PCI-E測試執(zhí)行標準

PCI-E 3.0測試發(fā)送端變化；中國香港PCI-E測試檢修

PCle5.0的鏈路模型及鏈路損耗預算在實際的測試中，為了把被測主板或插卡的PCIe信號從金手指連接器引出，PCI-SIG組織也設(shè)計了專門的PCIe5.0測試夾具。PCle5.0的這套夾具與PCle4.0的類似，也是包含了CLB板、CBB板以及專門模擬和調(diào)整鏈路損耗的ISI板。主板的發(fā)送信號質(zhì)量測試需要用到對應位寬的CLB板；插卡的發(fā)送信號質(zhì)量測試需要用到CBB板；而在接收容限測試中，由于要進行全鏈路的校準，整套夾具都可能會使用到。21是PCIe5.0的測試夾具組成。中國香港PCI-E測試檢修