湖北機械DDR一致性測試

相關器件的應用手冊，ApplicationNote:在這個文檔中，廠家一般會提出一些設計建議，甚至參考設計，有時該文檔也會作為器件手冊的一部分出現在器件手冊文檔中。但是在資料的搜集和準備中，要注意這些信息是否齊備。

參考設計，ReferenceDesiqn:對于比較復雜的器件，廠商一般會提供一些參考設計，以幫助使用者盡快實現解決方案。有些廠商甚至會直接提供原理圖，用戶可以根據自己的需求進行更改。

IBIS 文件:這個對高速設計而言是必需的，獲得的方法前面已經講過。 DDR3和 DDR4設計分成幾個方面：仿真、有源信號驗證和功能測試。用于電氣物理層、協議層和功能測試解決方案。湖北機械DDR一致性測試

每個DDR芯片獨享DOS，DM信號;四片DDR芯片共享RAS#，CAS#，CS#，WE#控制信號。

DDR工作頻率為133MHz。

DDR 控制器選用Xilinx公司的 FPGA，型號為XC2VP30 6FF1152C

得到這個設計需求之后，我們首先要進行器件選型，然后根據所選的器件，準備相關的設計資料。一般來講，對于經過選型的器件，為了使用這個器件進行相關設計，需要有如下資料。

器件數據手冊Datasheet:這個是必須要有的。如果沒有器件手冊，是沒有辦法進行設計的(一般經過選型的器件，設計工程師一定會有數據手冊)。 湖北機械DDR一致性測試用于 DDR、DDR2、DDR3、DDR4 調試和驗證的總線解碼器。

大部分的DRAM都是在一個同步時鐘的控制下進行數據讀寫，即SDRAM(Synchronous Dynamic Random -Access Memory) 。SDRAM根據時鐘采樣方式的不同，又分為SDR   SDRAM(Single Data Rate SDRAM)和DDR SDRAM(Double Data Rate SDRAM) 。SDR  SDRAM只在時鐘的上升或者下降沿進行數據采樣，而DDR SDRAM在時鐘的上升和下降 沿都會進行數據采樣。采用DDR方式的好處是時鐘和數據信號的跳變速率是一樣的，因 此晶體管的工作速度以及PCB的損耗對于時鐘和數據信號是一樣的。

D D R 5 的 接 收 端 容 限 評 估 需 要 通 過 接 收 容 限 的 一 致 性 測 試 來 進 行 ， 主 要 測 試 的 項 目 有 D Q 信 號 的 電 壓 靈 敏 度 、 D Q S 信 號 的 電 壓 靈 敏 度 、 D Q S 的 抖 動 容 限 、 D Q 與 D Q S 的 時 序 容 限、DQ的壓力眼測試、DQ的均衡器特性等。

在DDR5的接收端容限測試中，也需要通過御用的測試夾具對被測件進行測試以及測試前的校準。展示了一套DDR5的DIMM條的測試夾具，包括了CTC2夾具(ChannelTestCard)和DIMM板(DIMMTestCard)等。CTC2夾具上有微控制器和RCD芯片等，可以通過SMBus/I2C總線配置電路板的RCD輸出CA信號以及讓被測件進入環回模式。測試夾具還提供了CK/CA/DQS/DQ/LBD/LBS等信號的引出。 DDR地址、命令總線的一致性測試。

DDR時鐘總線的一致性測試

DDR總線參考時鐘或時鐘總線的測試變得越來越復雜，主要測試內容可以分為兩方面：波形參數和抖動。波形參數主要包括：Overshoot（過沖）；Undershoot（下沖）；SlewRate（斜率）；RiseTime（上升時間）和FallTime（下降時間）；高低時間；DutyCycle（占空比失真）等，測試較簡單，在此不再贅述。抖動測試則越來越復雜，以前一般只是測試Cycle-CycleJitter（周期到周期抖動），但是當速率超過533MT/S的DDR2&3時，測試內容相當多，不可忽略。表7-15是DDR2667的規范參數。對這些抖動參數的測試需要用軟件實現，比如Agilent的N5413ADDR2時鐘表征工具。測試建議用系統帶寬4GHz以上的差分探頭和示波器，測試點在DIMM上靠近DRAM芯片的位置，被測系統建議運行MemoryTest類的總線加壓軟件。 DDR數據總線的一致性測試。湖北機械DDR一致性測試

DDR DDR2 DDR3 DDR4 和 DDR5 內存帶寬；湖北機械DDR一致性測試

DDR總線概覽

從測試角度看，因為DQS和DQ都是三態信 號，在PCB走線上雙向傳輸。在讀操作時，DQS信號的邊沿在時序上與DQ的信號邊沿處對 齊，而在寫操作時，DQS信號的邊沿在時序上與DQ信號的中心處對齊，參考圖7-132,這給 測試驗證帶來了巨大的挑戰：把讀信號與寫信號分開是非常困難的！

址/命令總線是時鐘的上升沿有效，其中，命令由/CS （片選）、/RAS、 /CAS、/WE （寫使能）決定，比如讀命令為LHLH,寫命令為LHLL等。操作命令有很多， 主要是 NOP （空操作）、Active （）、Write> Read^ Precharge （Bank 關閉）、Auto Refresh 或Self Refresh （自動刷新或自刷新）等（詳細內容請參考《Jedec規范JESD79）））。數據總 線由DQS的上升沿和下降沿判斷數據DQ的0與1。

DDR總線PCB走線多，速度快，時序和操作命令復雜，很容易出現失效問題，為此我 們經常用示波器進行DDR總線的信號完整性測試和分析。通常的測試內容包括：時鐘總線的 信號完整性測試分析；地址、命令總線的信號完整性測試分析；數據總線的信號完整性測試 分析。下面從這三個方面分別討論DDR總線的信號完整性測試和分析技術。 湖北機械DDR一致性測試