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數字信號的上升時間(Rising Time)

任何一個真實的數字信號在由一個邏輯電平狀態跳轉到另一個邏輯電平狀態時,其中間的過渡時間都不會是無限短的。信號電平跳變的過渡時間越短，說明信號邊沿越陡。我們通常使用上升時間(RisingTime)這個參數來衡量信號邊沿的陡緩程度，通常上升時間是指數字信號由幅度的10%增加到幅度的90%所花的時間(也有些場合會使用20%～80%的上升時間或其他標準)。上升時間越短，說明信號越陡峭。大部分數字信號的下降時間(信號從幅度的90%下降到幅度的10%所花的時間)和上升時間差不多(也有例外)。圖1.2比較了兩種不同上升時間的數字信號。上升時間可以客觀反映信號邊沿的陡緩程度，而且由于計算和測量簡單，所以得到的應用。對有些非常高速的串行數字信號，如PCIe、USB3.0、100G以太網等信號，由于信號速率很高，傳輸線對信號的損耗很大，信號波形中很難找到穩定的幅度10%和90%的位置，所以有時也會用幅度20%～80%的上升時間來衡量信號的陡緩程度。通常速率越高的信號其上升時間也會更陡一些(但不一定速率低的信號上升時間一定就緩),上升時間是數字信號分析中的一個非常重要的概念，后面我們會反復提及和用到這個概念。 傳輸線對數字信號的影響；陜西數字信號測試服務熱線

這種并/串轉換方法由于不涉及信號的編解碼，結構簡單，效率較高，但是需要收發端進行精確的時鐘同步以控制信號的復用和解復用操作，因此需要專門的時鐘傳輸通道，而且串行信號上一旦出現比較大的抖動就會造成串/并轉換的錯誤。

因此，這種簡單的并/串轉換方式一般用于比較關注傳輸效率的芯片間的短距離互連或者一些光端機信號的傳輸中。另外，由于信號沒有經過任何編碼，信號中可能會出現比較長的連續的0或者連續的1,因此信號必須采用直流耦合方式，收發端一旦存在比較大的共模或地噪聲，會嚴重影響信號質量，因此這種并/串轉換方式用于電信號傳輸時或者傳輸速率不太高(通常<1Gbps),或者傳輸距離不太遠(通常<50cm)的場合。 重慶數字信號測試商家數字信號處理系統的性能取決于3個因素：采樣頻率、架構、字長。

高速數字接口與光電測試

看起來我們好像找到了解決問題的方法，但是，在真實情況下，理想窄的脈沖或者無限 陡的階躍信號是不存在的，不僅難以產生而且精度不好控制，所以在實際測試中更多使用正 弦波進行測試得到頻域響應，并通過相應的物理層測試系統軟件進行頻域到時域的轉換以 得到時域響應。相比其他信號，正弦波更容易產生，同時其頻率和幅度精度更容易控制。矢 量網絡分析儀(Vector Network Analyzer,VNA)可以在高達幾十GHz 的頻率范圍內通過  正弦波掃頻的方式精確測量傳輸通道對不同頻率的反射和傳輸特性，動態范圍可以達到 100dB以上，所以在現代高速數字信號質量的分析中，會借助高性能的矢量網絡分析儀對高 速傳輸通道的特性進行測量。矢量網絡分析儀測到的一段差分傳輸線的通道損 耗及根據這個測量結果分析出的信號眼圖。

值得注意的是，在同步電路中，如果要得到穩定的邏輯狀態，對于采樣時鐘和信號間的時序關系是有要求的。比如，如果時鐘的有效邊沿正好對應到數據的跳變區域附近，可能會采樣到不可靠的邏輯狀態。數字電路要得到穩定的邏輯狀態，通常都要求在采樣時鐘有效邊沿到來時被采信號已經提前建立一個新的邏輯狀態，這個提前的時間通常稱為建立時間(SetupTime);同樣，在采樣時鐘的有效邊沿到來后，被采信號還需要保持這個邏輯狀態一定時間以保證采樣數據的穩定，這個時間通常稱為保持時間(HoldTime)。如圖1.6所示是一個典型的D觸發器對建立和保持時間的要求。Data信號在CLK信號的有效邊沿到來t、前必須建立穩定的邏輯狀態，在CLK有效邊沿到來后還要保持當前邏輯狀態至少tn這么久，否則有可能造成數據采樣的錯誤。波形參數測試室數字信號測試常用的測量方法，隨著數字信號速率的提高，波形參數的測量方法越來越不適用了。

理想的跳變位置。抖動是個相對的時間量，怎么確定信號的理想的跳變位置對于 抖動的測量結果有很關鍵的影響。對于時鐘信號的測量，我們通常關心的是時鐘信號是否 精確地等間隔，因此這個理想位置通常是從被測信號中提取的一個等周期分布時鐘的跳變 沿；而對于數據信號的測量，我們關心的是這個信號相對于其時鐘的位置跳變，因此這個理 想跳變位置就是其時鐘有效沿的跳變位置。對于很多采用嵌入式時鐘的高速數字電路來 說，由于沒有專門的時鐘傳輸通道，情況要更復雜一些，這時的理想跳變位置通常是指用一 個特定的時鐘恢復電路(可能是硬件的也可能是軟件的)從數據中恢復出的時鐘的有效跳 變沿。數字信號處理中的基礎運算；重慶數字信號測試商家

數字信號的抖動（Jitter）;陜西數字信號測試服務熱線

對于典型的3.3V的低電壓TTL(LVTTL)信號來說，判決閾值的下限是0.8V,判決閾 值的上限是2.0V。正是由于判決閾值的存在，使得數字信號相對于模擬信號來說有更高的 可靠性和抗噪聲的能力。比如對于3.3V的LVTTL信號來說，當信號輸出電壓為0V時， 只要噪聲或者干擾的幅度不超過0.8V,就不會把邏輯狀態由0誤判為1;同樣，當信號輸出  電壓為3.3V時，只要噪聲或者干擾的幅度不會使信號電壓低于2.0V,就不會把邏輯狀態  由1誤判為0。

從上面的例子可以看到，數字信號抗噪聲和干擾的能力是比較強的。但也需要注意，這 個“強”是相對的，如果噪聲或干擾的影響使得信號的電壓超出了其正常邏輯的判決區間，數字信號也仍然有可能產生錯誤的數據傳輸。在許多場合，我們對數字信號質量進行分析和 測試的基本目的就是要保證其信號電平在進行采樣時滿足基本的邏輯判決條件。 陜西數字信號測試服務熱線

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