福建數字信號測試調試

什么是數字信號(DigitalSignal)

典型的數字設備是由很多電路組成來實現一定的功能的，系統中的各個部分主要通過數字信號的傳輸來進行信息和數據的交互。

數字信號通過其0、1的邏輯狀態的變化來一定的含義，典型的數字信號用兩個不同的信號電平來分別邏輯0和邏輯1的狀態(有些更復雜的數字電路會采用多個信號電平實現更多信息的傳輸)。真實的世界中并不存在理想的邏輯0、1狀態，所以真實情況下只是用一定的信號電平的電壓范圍來相應的邏輯狀態。比如圖1.1中，當信號的電壓低于判決閾值(中間的虛線部分)的下限時邏輯0狀態，當信號的電壓高于判決閾值的上限時邏輯1狀態。 數字信號幅度測試的定義；福建數字信號測試調試

這種方法由于不需要單獨的時鐘走線，各對差分線可以采用各自的CDR電路，所以對各對線的等長要求不太嚴格(即使要求嚴格也很容易實現，因為走線數量減少，而且信號都是點對點傳輸)。為了把時鐘信息嵌在數據流里，需要對數據進行編碼，比較常用的編碼方式有ANSI的8b/10b編碼、64b/66b編碼、曼徹斯特編碼、特殊的數據編碼以及對數據進行加擾等。

嵌入式時鐘結構的關鍵在于CDR電路，CDR的工作原理如圖1.17所示。CDR通常用一個PLL電路實現，可以從數據中提取時鐘。PLL電路通過鑒相器(PhaseDetector)比較輸入信號和本地VCO(壓控振蕩器)間的相差，并把相差信息通過環路濾波器(Filter)濾波后轉換成低頻的對VCO的控制電壓信號，通過不斷的比較和調整終實現本地VCO對輸入信號的時鐘鎖定。 北京數字信號測試商家數字信號上升時間是示波器中進行上升時間測量例子，光標交叉點指示出上升時間測量的起始點和結束點的位置；

為了提高信號在高速率、長距離情況下傳輸的可靠性，大部分高速的數字串行總線都會采用差分信號進行信號傳輸。差分信號是用一對反相的差分線進行信號傳輸，發送端采用差分的發送器，接收端相應采用差分的接收器。圖1.13是一個差分線的傳輸模型及真實的差分PCB走線。

采用差分傳輸方式后，由于差分線對中正負信號的走線是緊密耦合在一起的，所以外界噪聲對于兩根信號線的影響是一樣的。而在接收端，由于其接收器是把正負信號相減的結果作為邏輯判決的依據，因此即使信號線上有嚴重的共模噪聲或者地電平的波動，對于的邏輯電平判決影響很小。相對于單端傳輸方式，差分傳輸方式的抗干擾、抗共模噪聲能力 提高。

數字信號的上升時間(Rising Time)

任何一個真實的數字信號在由一個邏輯電平狀態跳轉到另一個邏輯電平狀態時,其中間的過渡時間都不會是無限短的。信號電平跳變的過渡時間越短，說明信號邊沿越陡。我們通常使用上升時間(RisingTime)這個參數來衡量信號邊沿的陡緩程度，通常上升時間是指數字信號由幅度的10%增加到幅度的90%所花的時間(也有些場合會使用20%～80%的上升時間或其他標準)。上升時間越短，說明信號越陡峭。大部分數字信號的下降時間(信號從幅度的90%下降到幅度的10%所花的時間)和上升時間差不多(也有例外)。圖1.2比較了兩種不同上升時間的數字信號。上升時間可以客觀反映信號邊沿的陡緩程度，而且由于計算和測量簡單，所以得到的應用。對有些非常高速的串行數字信號，如PCIe、USB3.0、100G以太網等信號，由于信號速率很高，傳輸線對信號的損耗很大，信號波形中很難找到穩定的幅度10%和90%的位置，所以有時也會用幅度20%～80%的上升時間來衡量信號的陡緩程度。通常速率越高的信號其上升時間也會更陡一些(但不一定速率低的信號上升時間一定就緩),上升時間是數字信號分析中的一個非常重要的概念，后面我們會反復提及和用到這個概念。 數字信號的建立/保持時間（Setup/Hold Time）;

數字信號的時域和頻域

數字信號的頻率分量可以通過從時域到頻域的轉換中得到。首先我們要知道時域是真實世界，頻域是更好的用于做信號分析的一種數學手段，時域的數字信號可以通過傅里葉變換轉變為一個個頻率點的正弦波的。這些正弦波就是對應的數字信號的頻率分量。假如定義理想方波的邊沿時間為0,占空比50%的周期信號，其在傅里葉變換后各頻率分量振幅。

可見對于理想方波，其振幅頻譜對應的正弦波頻率是基頻的奇數倍頻(在50%的占空比下)。奇次諧波的幅度是按1"下降的(/是頻率)，也就是-20dB/dec(-20分貝每十倍頻)。 對于一個數字信號，要進行可靠的0、1信號傳輸，就必須滿足一定的電平、幅度、時序等標準的要求。河南通信數字信號測試

示波器進行數字信號的幅度測試；福建數字信號測試調試

我們經常使用到的總線根據數據傳輸方式的不同，可以分為并行總線和串行總線。

并行總線是數字電路中早也是普遍采用的總線結構。在這種總線上，數據線、地址線、控制線等都是并行傳輸，比如要傳輸8位的數據寬度，就需要8根數據信號線同時傳輸；如果要傳輸32位的數據寬度，就需要32根數據信號線同時傳輸。除了數據線以外，如果要尋址比較大的地址空間，還需要很多根地址線的組合來不同的地址空間。圖1.7是一個典型的微處理器的并行總線的工作時序，其中包含了1根時鐘線、16根數據線、16根地址線以及一些讀寫控制信號。 福建數字信號測試調試

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