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在物理層方面，PCIe總線采用多對高速串行的差分信號進行雙向高速傳輸，每對差分  線上的信號速率可以是第1代的2 . 5Gbps、第2代的5Gbps、第3代的8Gbps、第4代的  16Gbps、第5代的32Gbps,其典型連接方式有金手指連接、背板連接、芯片直接互連以及電  纜連接等。根據不同的總線帶寬需求，其常用的連接位寬可以選擇x1、x4、x8、x16等。如  果采用×16連接以及第5代的32Gbps速率，理論上可以支持約128GBps的雙向總線帶寬。 另外，2019年PCI-SIG宣布采用PAM-4技術，單Lane數據速率達到64Gbps的第6代標  準規范也在討論過程中。列出了PCIe每一代技術發展在物理層方面的主要變化。pcie接口定義及知識解析；北京PCI-E測試商家

PCIe4.0標準在時鐘架構上除了支持傳統的共參考時鐘(Common Refclk,CC)模式以 外，還可以允許芯片支持參考時鐘(Independent Refclk,IR)模式，以提供更多的連接靈 活性。在CC時鐘模式下，主板會給插卡提供一個100MHz的參考時鐘(Refclk),插卡用這 個時鐘作為接收端PLL和CDR電路的參考。這個參考時鐘可以在主機打開擴頻時鐘 (SSC)時控制收發端的時鐘偏差，同時由于有一部分數據線相對于參考時鐘的抖動可以互 相抵消，所以對于參考時鐘的抖動要求可以稍寬松一些北京PCI-E測試商家高速串行技術(二)之(PCIe中的基本概念)；

并根據不同位置處的誤碼率繪制出類似眼圖的分布圖，這個分布圖與很多誤碼儀中眼圖掃描功能的實現原理類似。雖然和示波器實 際測試到的眼圖從實現原理和精度上都有一定差異，但由于內置在接收芯片內部，在實際環 境下使用和調試都比較方便。PCIe4.0規范中對于Lane Margin掃描的水平步長分辨率、 垂直步長分辨率、樣點和誤碼數統計等都做了一些規定和要求。Synopsys公司展 示的16Gbps信號Lane Margin掃描的示例。克勞德高速數字信號測試實驗室

由于每對數據線和參考時鐘都是差分的，所以主  板的測試需要同時占用4個示波器通道，也就是在進行PCIe4.0的主板測試時示波器能夠  4個通道同時工作且達到25GHz帶寬。而對于插卡的測試來說，只需要把差分的數據通道  引入示波器進行測試就可以了，示波器能夠2個通道同時工作并達到25GHz帶寬即可。 12展示了典型PCIe4.0的發射機信號質量測試環境。無論是對于發射機測試，還是對于后面要介紹到的接收機容限測試來說，在PCIe4.0 的TX端和RX端的測試中，都需要用到ISI板。ISI板上的Trace線有幾十對，每相鄰線對 間的插損相差0.5dB左右。由于測試中用戶使用的電纜、連接器的插損都可能會不一致， 所以需要通過配合合適的ISI線對，使得ISI板上的Trace線加上測試電纜、測試夾具、轉接  頭等模擬出來的整個測試鏈路的插損滿足測試要求。比如，對于插卡的測試來說，對應的主  板上的比較大鏈路損耗為20dB,所以ISI板上模擬的走線加上測試夾具、連接器、轉接頭、測  試電纜等的損耗應該為15dB(另外5dB的主板上芯片的封裝損耗通過分析軟件進行模擬)。 為了滿足這個要求，比較好的方法是使用矢量網絡分析儀(VNA)事先進行鏈路標定。PCIE3.0和PCIE4.0應該如何選擇？

PCIe背景概述PCIExpress(PeripheralComponentInterconnectExpress,PCle)總線是PCI總線的串行版本，廣泛應用于顯卡、GPU、SSD卡、以太網卡、加速卡等與CPU的互聯。PCle的標準由PCI-SIG(PCISpecialInterestGroup)組織制定和維護，目前其董事會主要成員有Intel、AMD、nVidia、DellEMC、Keysight、Synopsys、ARM、Qualcomm、VTM等公司，全球會員單位超過700家。PCI-SIG發布的規范主要有Base規范(適用于芯片和協議)、CEM規范(適用于板卡機械和電氣設計)、測試規范(適用于測試驗證方法)等，目前產業界正在逐漸商用第5代版本，同時第6代標準也在制定完善中。由于組織良好的運作、的芯片支持、成熟的產業鏈，PCIe已經成為服務器和個人計算機上成功的高速串行互聯和I/O擴展總線。圖4.1是PCIe總線的典型應用場景。PCI-E的信號測試中否一定要使用一致性測試碼型？湖北校準PCI-E測試

一種PCIE通道帶寬的測試方法;北京PCI-E測試商家

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