數字信號測試高速信號傳輸

數字信號的預加重(Pre-emphasis)

如前所述，很多常用的電路板材料或者電纜在高頻時都會呈現出高損耗的特性。目前的高速串行總線速度不斷提升，使得流行的電路板材料達到極限從而對信號有較大的損耗，這可能導致接收端的信號極其惡劣以至于無法正確還原和解碼信號，從而出現傳輸誤碼。如果我們觀察高速的數字信號經過長的傳輸通道傳輸后到達接收端的眼圖，它可能是閉合的或者接近閉合的。因此工程師可以有兩種選擇：一種是在設計中使用較為昂貴的電路板材料；另一種是仍然沿用現有材料，但采用某種技術來補償傳輸通道的損耗影響。考慮到在高速率的情況下低損耗的電路板材料和電纜的成本過高，我們通常會優先嘗試相應的信號補償技術，預加重(Pre-emphasis)和均衡就是高速數字電路中常用的兩種信號補償技術。
高速數字接口原理與測試；數字信號測試高速信號傳輸

這種方法由于不需要單獨的時鐘走線，各對差分線可以采用各自的CDR電路，所以對各對線的等長要求不太嚴格(即使要求嚴格也很容易實現，因為走線數量減少，而且信號都是點對點傳輸)。為了把時鐘信息嵌在數據流里，需要對數據進行編碼，比較常用的編碼方式有ANSI的8b/10b編碼、64b/66b編碼、曼徹斯特編碼、特殊的數據編碼以及對數據進行加擾等。

嵌入式時鐘結構的關鍵在于CDR電路，CDR的工作原理如圖1.17所示。CDR通常用一個PLL電路實現，可以從數據中提取時鐘。PLL電路通過鑒相器(PhaseDetector)比較輸入信號和本地VCO(壓控振蕩器)間的相差，并把相差信息通過環路濾波器(Filter)濾波后轉換成低頻的對VCO的控制電壓信號，通過不斷的比較和調整終實現本地VCO對輸入信號的時鐘鎖定。 四川信息化數字信號測試數字信號的時鐘分配（Clock Distribution）;

數字信號的上升時間(Rising Time)

任何一個真實的數字信號在由一個邏輯電平狀態跳轉到另一個邏輯電平狀態時,其中間的過渡時間都不會是無限短的。信號電平跳變的過渡時間越短，說明信號邊沿越陡。我們通常使用上升時間(RisingTime)這個參數來衡量信號邊沿的陡緩程度，通常上升時間是指數字信號由幅度的10%增加到幅度的90%所花的時間(也有些場合會使用20%～80%的上升時間或其他標準)。上升時間越短，說明信號越陡峭。大部分數字信號的下降時間(信號從幅度的90%下降到幅度的10%所花的時間)和上升時間差不多(也有例外)。圖1.2比較了兩種不同上升時間的數字信號。上升時間可以客觀反映信號邊沿的陡緩程度，而且由于計算和測量簡單，所以得到的應用。對有些非常高速的串行數字信號，如PCIe、USB3.0、100G以太網等信號，由于信號速率很高，傳輸線對信號的損耗很大，信號波形中很難找到穩定的幅度10%和90%的位置，所以有時也會用幅度20%～80%的上升時間來衡量信號的陡緩程度。通常速率越高的信號其上升時間也會更陡一些(但不一定速率低的信號上升時間一定就緩),上升時間是數字信號分析中的一個非常重要的概念，后面我們會反復提及和用到這個概念。

數據經過8b/10b編碼后有以下優點：

(1)有足夠多的跳變沿，可以從數據中進行時鐘恢復。正常傳輸的數據中可能會有比較長的連續的0或者連續的1,而進行完8b/10b編碼后，其編碼規則保證了編碼后的數據流中不會出現超過5個連續的0或1,信號中會出現足夠多的跳變沿，因此可以采用嵌入式的時鐘方式，即接收端可以從數據流中通過PLL電路直接恢復時鐘，不需要專門的時鐘傳輸通道。

(2)直流平衡，可以采用AC耦合方式。經過編碼后數據中不會出現連續的0或者1, 但還是有可能在某個時間段內0或者1的數量偏多一些。從上面的編碼表中我們可以看 到，同一個Byte對應有正、負兩組10bit的編碼， 一個編碼中1的數量多一些，另一個編碼中 0 的數量多一些。數據在對當前的Byte進行8b/10b編碼傳輸時，會根據前面歷史傳輸的 數據中正負bit的數量來選擇使用哪一組編碼，從而可以保證總線上正負bit的數量在任何 時刻基本都是平衡的，也就是直流點不會發生大的變化。直流點平衡以后，在信號傳輸的路 徑上我們就可以采用AC耦合方式(常用的方法是在發送端或接收端串接隔直電容),這  樣信號對于收發端的地電平變化和共模噪聲的抵抗能力進一步增強，可以傳輸更遠的距離。 數字此案好的上升時間（Rising Time）;

數字信號的時鐘分配(ClockDistribution)

前面講過，對于數字電路來說，目前絕大部分的場合都是采用同步邏輯電路，而同步邏輯電路中必不可少的就是時鐘。數字信號的可靠傳輸依賴于準確的時鐘采樣，一般情況下發送端和接收端都需要使用相同頻率的工作時鐘才可以保證數據不會丟失(有些特殊的應用中收發端可以采用大致相同頻率工作時鐘，但需要在數據格式或協議層面做些特殊處理)。為了把發送端的時鐘信息傳遞到接收端以進行正確的信號采樣，數字總線采用的時鐘分配方式大體上可以分為3類，即并行時鐘、嵌入式時鐘、前向時鐘，各有各的應用領域。 數字信號有哪些出來方式；天津數字信號測試維保

數字信號可通過分時將大量信號合成為一個信號（稱復用信號），通過某個處理器處理后，再將信號解復用；數字信號測試高速信號傳輸

克勞德高速數字信號測試實驗室

  數字信號測試方法：

需要特別注意，當數字信號的電壓介于判決閾值的上限和下限之間時，其邏輯狀態是不 確定的狀態。所謂的“不確定”是指如果數字信號的電壓介于判決閾值的上限和下限之間， 接收端的判決電路有可能把這個狀態判決為邏輯0,也有可能判決為邏輯1。這種不確定是  我們不期望的，因此很多數字電路會盡量避免用這種不確定狀態進行信號傳輸，比如會用一  個同步時鐘只在信號電平穩定以后再進行采樣。

數字信號測試高速信號傳輸

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