PCIe4.0標準在時鐘架構上除了支持傳統的共參考時鐘(Common Refclk,CC)模式以 外,還可以允許芯片支持參考時鐘(Independent Refclk,IR)模式,以提供更多的連接靈 活性。在CC時鐘模式下,主板會給插卡提供一個100MHz的參考時鐘(Refclk),插卡用這 個時鐘作為接收端PLL和CDR電路的參考。這個參考時鐘可以在主機打開擴頻時鐘 (SSC)時控制收發端的時鐘偏差,同時由于有一部分數據線相對于參考時鐘的抖動可以互 相抵消,所以對于參考時鐘的抖動要求可以稍寬松一些PCI-e 3.0簡介及信號和協議測試方法;廣西PCI-E測試工廠直銷
雖然在編碼方式和芯片內部做了很多工作,但是傳輸鏈路的損耗仍然是巨大的挑戰,特 別是當采用比較便宜的PCB板材時,就不得不適當減少傳輸距離和鏈路上的連接器數量。 在PCIe3.0的8Gbps速率下,還有可能用比較便宜的FR4板材在大約20英寸的傳輸距離 加2個連接器實現可靠信號傳輸。在PCle4.0的16Gbps速率下,整個16Gbps鏈路的損耗 需要控制在-28dB @8GHz以內,其中主板上芯片封裝、PCB/過孔走線、連接器的損耗總 預算為-20dB@8GHz,而插卡上芯片封裝、PCB/過孔走線的損耗總預算為-8dB@8GHz。
整個鏈路的長度需要控制在12英寸以內,并且鏈路上只能有一個連接器。如果需要支持更 長的傳輸距離或者鏈路上有更多的連接器,則需要在鏈路中插入Re-timer芯片對信號進行 重新整形和中繼。圖4.6展示了典型的PCle4.0的鏈路模型以及鏈路損耗的預算,圖中各 個部分的鏈路預算對于設計和測試都非常重要,對于測試部分的影響后面會具體介紹。 多端口矩陣測試PCI-E測試保養為什么PCI-E3.0開始重視接收端的容限測試?
規范中規定了共11種不同的Preshoot和De-emphasis的組合,每種組合叫作一個 Preset,實際應用中Tx和Rx端可以在Link Training階段根據接收端收到的信號質量協商 出一個比較好的Preset值。比如P4沒有任何預加重,P7強的預加重。圖4.3是 PCIe3.0和4.0標準中采用的預加重技術和11種Preset的組合(參考資料:PCI Express@ Base Specification4 .0) 。對于8Gbps、16Gbps 以及32Gbps信號來說,采用的預加重技術完 全一樣,都是3階的預加重和11種Preset選擇。
并根據不同位置處的誤碼率繪制出類似眼圖的分布圖,這個分布圖與很多誤碼儀中眼圖掃描功能的實現原理類似。雖然和示波器實 際測試到的眼圖從實現原理和精度上都有一定差異,但由于內置在接收芯片內部,在實際環 境下使用和調試都比較方便。PCIe4.0規范中對于Lane Margin掃描的水平步長分辨率、 垂直步長分辨率、樣點和誤碼數統計等都做了一些規定和要求。Synopsys公司展 示的16Gbps信號Lane Margin掃描的示例。克勞德高速數字信號測試實驗室PCI-E 3.0及信號完整性測試方法;
簡單總結一下,PCIe4.0和PCIe3.0在物理層技術上的相同點和不同點有:(1)PCIe4.0的數據速率提高到了16Gbps,并向下兼容前代速率;(2)都采用128b/130b數據編碼方式;(3)發送端都采用3階預加重和11種Preset;(4)接收端都有CTLE和DFE的均衡;(5)PCIe3.0是1抽頭DFE,PCIe4.0是2抽頭DFE;(6)PCIe4.0接收芯片的LaneMargin功能為強制要求(7)PCIe4.0的鏈路長度縮減到12英寸,多1個連接器,更長鏈路需要Retimer;(8)為了支持應對鏈路損耗以及不同鏈路的情況,新開發的PCle3.0芯片和全部PCIe4.0芯片都需要支持動態鏈路協商功能;pcie 有幾種類型,哪個速度快?青海多端口矩陣測試PCI-E測試
PCI-E 3.0測試接收端容限測試;廣西PCI-E測試工廠直銷
在測試通道數方面,傳統上PCIe的主板測試采用了雙口(Dual-Port)測試方法,即需要 把被測的一條通道和參考時鐘RefClk同時接入示波器測試。由于測試通道和RefClk都是 差分通道,所以在用電纜直接連接測試時需要用到4個示波器通道(雖然理論上也可以用2個 差分探頭實現連接,但是由于會引入額外的噪聲,所以直接電纜連接是常用的方法),這種 方法的優點是可以比較方便地計算數據通道相對于RefClk的抖動。但在PCIe5.0中,對于 主板的測試也采用了類似于插卡測試的單口(Single-Port)方法,即只把被測數據通道接入 示波器測試,這樣信號質量測試中只需要占用2個示波器通道。圖4.23分別是PCIe5.0主 板和插卡信號質量測試組網圖,芯片封裝和一部分PCB走線造成的損耗都是通過PCI-SIG廣西PCI-E測試工廠直銷
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